用Verilog设计FPGA样机实例解析 XilinxSpartan 第3版

3 (p1): 第一部分 基本数字电路
3 (p1-1): 第1章 门级组合电路
3 (p1-1-1): 1.1 简介
3 (p1-1-2): 1.2 一般描述
5 (p1-1-3): 1.3 基本词汇元素
5 (p1-1-4): 1.4 数据类型
5 (p1-1-4-1): 1.4.1 四值系统
6 (p1-1-4-2): 1.4.2 数据类型分类
6 (p1-1-4-3): 1.4.3 数字表示
7 (p1-1-4-4): 1.4.4 运算符
8 (p1-1-5): 1.5 程序结构
8 (p1-1-5-1): 1.5.1 端口声明
9 (p1-1-5-2): 1.5.2 程序体
9 (p1-1-5-3): 1.5.3 信号声明
10 (p1-1-5-4): 1.5.4 其他例子
11 (p1-1-6): 1.6 结构描述
14 (p1-1-7): 1.7 测试平台
16 (p1-1-8): 1.8 文献备注
17 (p1-1-9): 1.9 实验
17 (p1-1-9-1): 1.9.1 编码
17 (p1-1-9-2): 1.9.2 二进制解码器门级编码
18 (p1-2): 第2章 FPGA及EDA软件概述
18 (p1-2-1): 2.1 简介
18 (p1-2-2): 2.2 FPGA
18 (p1-2-2-1): 2.2.1 通用FPGA器件概述
19 (p1-2-2-2): 2.2.2 Xilinx Spartan-3器件概述
20 (p1-2-3): 2.3 Digilent S3开发板概述
22 (p1-2-4): 2.4 开发流程
24 (p1-2-5): 2.5 Xilinx ISE图形化界面概貌
26 (p1-2-6): 2.6 ISE Project Navigator简明教程
28 (p1-2-6-1): 2.6.1 创建工程和HDL代码
29 (p1-2-6-2): 2.6.2 创建Testbench及执行RTL仿真
29 (p1-2-6-3): 2.6.3 添加约束文件综合和实现代码
31 (p1-2-6-4): 2.6.4 生成并下载配置文件至FPGA芯片
34 (p1-2-7): 2.7 Modelsim HDL仿真器简明教程
39 (p1-2-8): 2.8 文献备注
39 (p1-2-9): 2.9 实验
39 (p1-2-9-1): 2.9.1 门级大于电路
39 (p1-2-9-2): 2.9.2 门级二进制译码器
41 (p1-3): 第3章 寄存器传输级组合逻辑电路
41 (p1-3-1): 3.1 引言
41 (p1-3-2): 3.2 运算符
42 (p1-3-2-1): 3.2.1 算术运算符
43 (p1-3-2-2): 3.2.2 移位运算符
43 (p1-3-2-3): 3.2.3 关系和等价运算符
43 (p1-3-2-4): 3.2.4 按位运算符、缩减运算符和逻辑运算符
44 (p1-3-2-5): 3.2.5 位拼接和复制运算符
45 (p1-3-2-6): 3.2.6 条件运算符
46 (p1-3-2-7): 3.2.7 运算符优先级
46 (p1-3-2-8): 3.2.8 表达式位长度调整
48 (p1-3-2-9): 3.2.9 z、x的综合
49 (p1-3-3): 3.3 组合逻辑电路always块
50 (p1-3-3-1): 3.3.1 基本语法和行为
50 (p1-3-3-2): 3.3.2 顺序赋值语句
51 (p1-3-3-3): 3.3.3 变量数据类型
51 (p1-3-3-4): 3.3.4 简单示例
53 (p1-3-4): 3.4 if语句
53 (p1-3-4-1): 3.4.1 语法
54 (p1-3-4-2): 3.4.2 示例
56 (p1-3-5): 3.5 case语句
56 (p1-3-5-1): 3.5.1 语法
57 (p1-3-5-2): 3.5.2 示例
58 (p1-3-5-3): 3.5.3 casez和casex语句
59 (p1-3-5-4): 3.5.4 full case与parallel case
60 (p1-3-6): 3.6 条件控制语句的布线结构
60 (p1-3-6-1): 3.6.1 优先路由网络
62 (p1-3-6-2): 3.6.2 多路选择网络
63 (p1-3-7): 3.7 always块的通用编码准则
63 (p1-3-7-1): 3.7.1 组合逻辑电路代码的常见错误
67 (p1-3-7-2): 3.7.2 准则
67 (p1-3-8): 3.8 参数和常量
67 (p1-3-8-1): 3.8.1 常量
69 (p1-3-8-2): 3.8.2 参数
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